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Chapter 3: Hardware Description
R
output clock is not deterministic. Only one output frequency can be generated based upon
the divisor selection.
Table 3-22:
Clock Synthesizer 1 Frequency Output for Multiplier/Divider Values with a 10 MHz Input Clock
Multiplier Input Selection
(hex)
M8 M[7:0]
VCO Lock
Frequency Range
(MHz)
Output
Frequency
(MHz) with
Divisor = 1
N[1:0]=00b
Output
Frequency
(MHz) with
Divisor = 2
N[1:0]=01b
Output
Frequency (MHz)
with Divisor = 4
N[1:0]=10b
Output
Frequency
(MHz) with
Divisor = 8
N[1:0]=11b
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0x00 – 0x18
19
1A
1B
1C
1D
1E
1F
20
21
22
23
24
25
26
27
28
29
2A
2B
2C
2D
2E
2F
30
31
32
33
34
Will not LOCK
250
260
270
280
290
300
310
320
330
340
350
360
370
380
390
400
410
420
430
440
450
460
470
480
490
500
510
520
N/A
250
260
270
280
290
300
310
320
330
340
350
360
370
380
390
400
410
420
430
440
450
460
470
480
490
500
510
520
N/A
125
130
135
140
145
150
155
160
165
170
175
180
185
190
195
200
205
210
215
220
225
230
235
240
245
250
255
260
N/A
62.5
65
67.5
70
72.5
75
77.5
80
82.5
85
87.5
90
92.5
95
97.5
100
102.5
105
107.5
110
112.5
115
117.5
120
122.5
125
127.5
130
N/A
31.25
32.5
33.75
35
36.25
37.5
38.75
40
41.25
42.5
43.75
45
46.25
47.5
48.75
50
51.25
52.5
53.75
55
56.25
57.5
58.75
60
61.25
62.5
63.75
65
64
www.xilinx.com
Virtex-5 FPGA ML555 Development Kit
UG201 (v1.4) March 10, 2008
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